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臺積電披露5nm詳細技術細節及進展:100mm2芯片良率估算僅32%

2019-12-12 10:22:56 來源:anandtech

在昨天的IEEE IEDM會議上,臺積電發表了一篇論文,概述了其5nm制程的初步成果。對于目前使用N7或N7P流程的客戶來說,此流程將是下一步,因為它在兩者之間共享一些設計規則。新的N5工藝將在7nm工藝上提供一個完整的節點增加,并且在10多個層面上廣泛使用EUV技術,減少了在7nm工藝上的生產總步驟。新的5nm工藝還采用了臺積電的下一代FinFET技術(第5代)。

這里我們將通過臺積電所披露的技術細節,通過一個在線良率計算器,為大家計算一下類似海思990 5G芯片大小(>100mm²)的5nm試產的良率是多少?

數字解讀

在披露中,臺積電表示其5nm EUV工藝可提供整體邏輯密度增加約1.84倍,功率增益提高15%或減少30%的功率。目前的測試芯片有256 Mb的SRAM和一些邏輯芯片,平均良率80%,峰值良率可達90%以上。該技術目前處于風險生產階段,計劃在2020年上半年大量生產,也就是過不了幾個月即可量產。這意味著基于5nm制程的芯片將在2020年下半年面世。

臺積電的7nm工藝目前每平方毫米(mTr/mm²)可生產1億個晶體管,約為96.27 mTr/mm²。這意味著新的5nm工藝應該為177.14 mTr/mm²。

5nm更多細節

作為任何風險生產的一部分,代工廠會生產大量測試芯片,以驗證過程是否按預期進行。對于5nm,臺積電公開了兩種芯片:一種芯片基于SRAM,另一種芯片則結合了SRAM,邏輯和IO。

對于SRAM芯片臺積電展示了它同時具有大電流(HC)和高密度(HD)SRAM單元,其尺寸分別為25000 nm²和21000 nm²。臺積電正在積極推廣其HD SRAM單元,這是有史以來最小的單元。

對于組合芯片臺積電表示該芯片包含30%SRAM,60%邏輯(CPU / GPU)和10%的IO。該芯片中包含256 Mbit的SRAM,,這意味著我們可以計算出它的大小。256 Mbit SRAM單元(在21000 nm²處)的管芯面積為5.376mm²。臺積電表示,該芯片不包含自修復電路,這意味著我們無需添加額外的晶體管即可實現這一功能。如果SRAM是芯片的30%,則整個芯片應為17.92 mm²左右。

對于該芯片臺積電公布的平均良率約為80%,每片晶圓的峰值良率大于90%。了解了良率和芯片尺寸后,我們可以采用在線芯片/die計算器來推斷缺陷率(計算器網址:caly-technologies.com/d)。

計算器截圖:

為簡單起見,我們假設芯片是正方形的,我們可以調整缺陷率以等于80%的良率。使用計算器,一個300mm的晶圓具有17.92 mm²尺寸的裸片,大約生產出3252個裸片。80%的成品率將意味著每個晶圓2602個良好的裸片,這對應于每平方厘米1.271個缺陷。

一個17.92 mm²的芯片并不能代表一個高性能的現代芯片。新工藝中的首批芯片通常是移動處理器,尤其是高性能移動處理器,可以分攤新工藝的高昂成本。近年來,由于添加了對基帶芯片的支持,這些芯片的尺寸一直在增加。例如,基于7nm EUV的Kirin 990 5G超過100mm²,接近110mm²。有人可能會指出,AMD的Zen 2小芯片是更適用的芯片,因為它來自非EUV工藝,更適合遷移到5nm EUV臺積電表示這個會適當靠后,并且將使用高性能庫而不會采用密度庫。

在這種情況下,讓我們以100mm²的芯片為例,這是臺積電5nm工藝中首批移動處理器大概尺寸。再次,以裸片為正方形,缺陷率為1.271/cm²將提供32.0%的量率。這對于處于風險試產過程來說是非常好的成品率。計算出的100 mm²的32.0%的良率對于風險生產來說也有點低,除非你愿意冒很大的風險。不過對于一些想要領先一步的早期用戶來說,100mm²芯片32.0%的良率就足夠了。

(換成Zen 2小芯片尺寸為10.35x7.37mm,相當于41.0%的良率。)

臺積電測試芯片CPUGPU頻率

作為本公開的一部分,臺積電還針對其示例測試芯片給出了一些電壓與頻率的“ shmoo”圖。

對于CPU,該圖顯示了0.7伏時1.5 GHz的頻率,到1.2伏時高達3.25 GHz的頻率。對于GPU,該圖顯示0.65伏時的0.66 GHz頻率,到1.2伏時可達到1.43 GHz頻率。

可能有人爭辯說,它們并不是特別有用:CPUGPU的設計有很大不同,而深度集成的GPU可以根據其設計在相同電壓下獲得更低的頻率。不幸的是,臺積電沒有透露它們用作示例CPU / GPU的示例,盡管通常期望CPU部分是Arm核(盡管在這種大小的芯片上,它可能只是單個核)。

IO演示:PAM4

未來芯片的關鍵要素之一是支持多種通信技術的能力,并且在測試芯片中,臺積電還包括旨在支持高速PAM-4的收發器。

我們已經在其他地方看到了112 Gb/s收發器,而臺積電能夠以0.76 pJ / bit的能量效率做到112 Gb / s。進一步推動帶寬,臺積電能夠在眼圖的公差范圍內獲得130 Gb/s的速度,但效率為0.96 pJ / bit。這對于任何基于PAM-4的技術(例如PCIe 6.0)都是好兆頭。

使用EUV:減少掩模步驟

在基于193nm的ArF浸沒式光刻技術上花費了許多工藝之后,這些越來越復雜的處理器的掩模數量迅速增加。28nm上的30-40個掩模現在已經超過14nm / 10nm上的70個掩模,據報道,一些領先的工藝技術已經超過100個掩模。臺積電在本文中表示,在10層以上的設計中廣泛使用EUV實際上將首次通過一個新的工藝節點來減少工藝掩模的數量。

 

EUV的優勢在于能夠用一個EUV步驟代替四個或五個標準的非EUV掩模步驟。這可以歸結為EUV技術在芯片級提供的更大定義。另一方面,一臺EUV機器(每個掩模每小時175個晶圓)的吞吐量比非EUV機器(每個掩模每小時300個晶圓)的吞吐量要慢得多,但是EUV的速度應乘以4-5到獲得比較吞吐量。有人認為,臺積電的廣泛使用將大大減少掩膜數量。

如果我們為16FFC流程假設大約60個掩模,那么10FF流程大約為80-85個掩模,而7FF則更多為90-95。使用5FF和EUV時,該數字回落到75-80,而沒有EUV時可能超過110+。

5nm的晶體管類型

IEDM論文的一部分描述了七種不同類型的晶體管供客戶使用。我們已經提到了新類型,高端的eVT和低端的SVT-LL,但是根據泄漏和所需性能,這里有一系列可用的選項。

 

三種主要類型是uLVT,LVT和SVT,這三種類型均具有低泄漏(LL)變體。然后eLVT排在首位,從uLVT到eLVT的跳躍很大。

采用設計技術協同優化(DTCO)的效果

在IEDM上,今年非常明顯的功能之一就是使用DTCO。簡而言之,DTCO本質上是芯片設計帶來的過程優化的一個分支–即,可以很容易地設計一個整體芯片并將其放置在硅片上,但是為了獲得最佳的性能/功耗/面積,需要針對所討論的硅工藝節點進行優化。這種共同優化的效果可能是巨大的:PPA中另一個過程節點跳轉的等效性不容小,,這也意味著實現需要花費時間。

DTCO的一個缺點是,當將其應用于給定的流程或設計時,這意味著將來的流程節點的任何第一代在技術上都比上一代的整體最佳版本差,或充其量在同等程度上,但要差得多。昂貴。因此,為了更好地利用先前的處理技術,必須在新節點變得可行之前至少將DTCO一代應用于新節點,從而使其部署時間更長。

英特爾臺積電以及在某種程度上三星公司必須對特定產品的每個新工藝(以及每個工藝變體)應用某種形式的DTCO。

臺積電在IEDM上發表的5nm論文中,直接討論了DTCO的主題。5nm測試芯片采用了DTCO元素,而不是強行采用設計規則,這使設計規則得以擴展,從而使芯片尺寸整體減小了40%。這樣總體測試芯片為17.92 mm 2時,將更像25.1 mm 2,產率為73%,而不是80%。聽起來似乎并不多,但是在這種情況下,它幾乎無濟于事:有了DTCO的這一元素,它使臺積電能夠將密度提高1.84倍,速度提高15%以上/功率降低30%。

臺積電尚未披露的一個明顯數據點是其鰭節距尺寸或接觸式多晶硅節距(cpp)的確切細節,在披露新工藝節點的風險產生時經常引用這些細節。我們希望臺積電在適當的時候發布這些數據。(原文:dwz.cn/On1zuI3L

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